本实用新型提供一种锁相环，该锁相环的控制器分别与压控晶振电路、积分电路连接，积分电路分别与控制器、压控晶振电路连接；控制器为FPGA，不同的分频器对应不同的信号输入端口，控制器通过分频器、鉴相器对信号输入端口输入的信号进行分频、鉴相，并输出有效信号，跟随时钟源根据有效信号的数量和相位生成时钟信号；积分电路获取有效信号，将有效信号转换为电平信号输出给压控晶振电路，压控晶振电路根据时钟信号控制输出给控制器的反馈信号。本实用新型能实现多路时钟选源作用和实现多路时钟同时跟随，灵活性好，且无需另外设置配合电路，能够通过FPGA的特性实现其他功能的扩展，减少了占用空间，减少了开发周期和成本，提高了开发效率。